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1.0 KiB
Verilog
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Verilog
// niosII_tb.v
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// Generated using ACDS version 18.1 625
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`timescale 1 ps / 1 ps
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module niosII_tb (
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);
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wire niosii_inst_clk_bfm_clk_clk; // niosII_inst_clk_bfm:clk -> [niosII_inst:clk_clk, niosII_inst_reset_bfm:clk]
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wire niosii_inst_reset_bfm_reset_reset; // niosII_inst_reset_bfm:reset -> niosII_inst:reset_reset_n
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niosII niosii_inst (
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.clk_clk (niosii_inst_clk_bfm_clk_clk), // clk.clk
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.conduit_end_writeresponsevalid_n (), // conduit_end.writeresponsevalid_n
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.reset_reset_n (niosii_inst_reset_bfm_reset_reset) // reset.reset_n
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);
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altera_avalon_clock_source #(
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.CLOCK_RATE (50000000),
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.CLOCK_UNIT (1)
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) niosii_inst_clk_bfm (
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.clk (niosii_inst_clk_bfm_clk_clk) // clk.clk
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);
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altera_avalon_reset_source #(
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.ASSERT_HIGH_RESET (0),
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.INITIAL_RESET_CYCLES (50)
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) niosii_inst_reset_bfm (
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.reset (niosii_inst_reset_bfm_reset_reset), // reset.reset_n
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.clk (niosii_inst_clk_bfm_clk_clk) // clk.clk
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);
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endmodule
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