fpga-lab-2/Top/niosII/testbench/niosII_tb/simulation/niosII_tb.v

// niosII_tb.v

// Generated using ACDS version 18.1 625

`timescale 1 ps / 1 ps
module niosII_tb (
	);

	wire    niosii_inst_clk_bfm_clk_clk;       // niosII_inst_clk_bfm:clk -> [niosII_inst:clk_clk, niosII_inst_reset_bfm:clk]
	wire    niosii_inst_reset_bfm_reset_reset; // niosII_inst_reset_bfm:reset -> niosII_inst:reset_reset_n

	niosII niosii_inst (
		.clk_clk                          (niosii_inst_clk_bfm_clk_clk),       //         clk.clk
		.conduit_end_writeresponsevalid_n (),                                  // conduit_end.writeresponsevalid_n
		.reset_reset_n                    (niosii_inst_reset_bfm_reset_reset)  //       reset.reset_n
	);

	altera_avalon_clock_source #(
		.CLOCK_RATE (50000000),
		.CLOCK_UNIT (1)
	) niosii_inst_clk_bfm (
		.clk (niosii_inst_clk_bfm_clk_clk)  // clk.clk
	);

	altera_avalon_reset_source #(
		.ASSERT_HIGH_RESET    (0),
		.INITIAL_RESET_CYCLES (50)
	) niosii_inst_reset_bfm (
		.reset (niosii_inst_reset_bfm_reset_reset), // reset.reset_n
		.clk   (niosii_inst_clk_bfm_clk_clk)        //   clk.clk
	);

endmodule