fpga-lab-2/Top/niosII/niosII_inst.vhd

	component niosII is
		port (
			clk_clk                          : in  std_logic := 'X'; -- clk
			conduit_end_writeresponsevalid_n : out std_logic;        -- writeresponsevalid_n
			reset_reset_n                    : in  std_logic := 'X'  -- reset_n
		);
	end component niosII;

	u0 : component niosII
		port map (
			clk_clk                          => CONNECTED_TO_clk_clk,                          --         clk.clk
			conduit_end_writeresponsevalid_n => CONNECTED_TO_conduit_end_writeresponsevalid_n, -- conduit_end.writeresponsevalid_n
			reset_reset_n                    => CONNECTED_TO_reset_reset_n                     --       reset.reset_n
		);